文/黃清晏
TSMC CoWoS 封裝產能嚴重不足，預計至 2026 年底月產能方能提升至 12 萬片（年產約 144 萬片）水準。然而，此規模甚至難以滿足 NVIDIA 單一客戶的強勁需求，更遑論 AMD、Google、Amazon 等巨頭仍在排隊候補。許多客戶因爭取不到產能，被迫轉向 Intel 與 Samsung 等其他潛在供應商以分散風險。但細究競爭格局，Intel 的 Foveros 封裝產能有限且主要服務自家產品；三星的 I-Cube 雖具競爭力，量產經驗與 EDA 生態系仍落後 TSMC 一截。因此，目前客戶的「轉單」多數僅為表態分散風險，實際驗證與量產轉移至少需耗費 2 至 3 年，短期內 TSMC 仍穩坐霸主地位。
過往，TSMC 憑藉先進製程節點（幾奈米）的高良率與高獲利能力稱霸全球。如今晶片設計日益複雜，單靠製程微縮已不敷使用；晶片尺寸持續擴大，須仰賴先進封裝將多個晶片異質整合。此外，現行 5.5 倍光罩尺寸（Reticle Size） 已逼近物理極限，預計 2029 年將進一步擴展至 14 倍。這象徵著摩爾定律的接力棒，正從「光刻機」逐步交棒給「封裝廠」。對 TSMC 而言，其護城河的本質正從「電晶體密度與良率」轉向「異質整合的系統級封裝面積與散熱／電性表現」。未來封裝利潤佔比將從過往的個位數逐步攀升至雙位數，成為 TSMC 對抗英特爾（IFS）與三星（SAFE）的關鍵新壁壘。
即便 GPU 與 HBM 順利製造完成，AI 晶片也未必能準時出貨，因為中間卡著一道關鍵工序：先進封裝 CoWoS（Chip on Wafer on Substrate）。沒有 CoWoS，就沒有當今的大算力 AI 晶片。CoWoS 將 GPU 與 HBM 記憶體整合於單一封裝內，使其宛如連體嬰般高效協同運作。若缺少此工序，GPU 與記憶體間的傳輸距離過長，將導致數據搬運延遲、功耗飆升，頻寬無法滿足算力需求。NVIDIA H100、H200、B200 及 AMD MI300 等頂級 AI 晶片，全都離不開這項技術。這也正是 TSMC CoWoS 產線訂單已排至 2027 年，且月產能仍持續拉升的原因。某種程度上，先進封裝的產出速度，決定了 AI 晶片的出貨上限。
CoWoS 良率以「5.5 倍光罩尺寸」為計算基準，意指該封裝產品的總面積相當於傳統單一光罩（Reticle）的 5.5 倍，而良率即代表在此超大面積複雜整合下，合格可出貨的比例。這意味著封裝技術需在極大面積中克服熱應力與材料對位等嚴峻挑戰。TSMC 公布在 5.5 倍光罩的超大尺寸下，CoWoS 良率能維持 98% 至 99% 的高水準。這項驚人數據的背後，是在超大面積中介層（Interposer）上，數萬個微凸塊（Micro-bump）於三次回焊（Reflow）製程中幾乎不出現短路，如此高難度的製程控制，仰賴 TSMC 精密的熱模擬技術與獨家開發的低熱膨脹係數（CTE）材料，證實其在大面積熱膨脹控制、底部填充（Underfill）氣泡預防及晶粒接合（Die Bonding）方面已高度成熟。
AI 晶片之所以必須追求 5.5 倍、甚至挑戰 14 倍光罩，用一句話形容：「AI 的胃口太大，單一晶片已裝不下，必須靠先進封裝將晶片拼成巨大的算力怪獸。」隨著大語言模型（LLM）處理的數據呈指數級暴增，若晶片維持原有尺寸，算力與記憶體頻寬勢必捉襟見肘。AI 晶片持續擴大，GPU 的 Die Size 屢創新高，HBM 堆疊數量從 4 顆、6 顆、8 顆增加至 12 顆，Chiplet 數量持續攀升，記憶體頻寬每年翻倍。所有這些趨勢最終指向同一個瓶頸：CoWoS 受限於晶圓製造的物理上限——晶片是方的，晶圓是圓的，封裝尺寸越大，邊緣浪費越嚴重，目前面積利用率僅約 45%。這意味著每片 12 吋晶圓有超過一半的區域被浪費，無法切割出完整的方形晶片封裝體，不僅墊高成本，更直接壓縮了珍貴的產能。
在產能緊繃、成本高昂與面積利用率逼近天花板的困境下，CoPoS（Chip on Panel on Substrate） 應運而生。
- CoPoS 的核心變革不在材料，而是形狀：CoWoS 的「W」代表 Wafer（圓形晶圓），CoPoS 的「P」則代表 Panel（矩形面板）。
- 從圓形轉換為矩形面板（初期鎖定 310x310mm 方形面板），面積利用率可一舉提升至 80% 以上，未來更計畫逐步升級至 510x510mm 甚至 750x620mm。
- 單塊面板面積可達 12 吋晶圓的 4 至 7 倍，從晶圓級過渡至面板級，封裝面積利用率提升 20% 以上，成本預估下降 10%。因此，CoPoS 的商業邏輯極其簡單：不是要打造更高階的封裝，而是把封裝做得更便宜、更大、更快。 轉為方形面板後，不僅節省材料成本，更重要的是「一次成型」的產出顆數大幅增加，這對於緩解 AI 晶片迫切需求的「交期」（Lead Time）壓力至關重要。
在 AI 晶片 CoPoS 先進封裝中，玻璃僅是實現過程中的選項之一，真正的主角是面板製造技術。其中，玻璃至少具備兩種截然不同的角色：
- Glass Carrier（臨時玻璃載具）：製造過程中的施工平台，用畢即拆，屬於製程輔助工具。（註：此為 TSMC 預計 2028 年導入的初代方案，旨在提供矩形面板的剛性以利製程搬運。）
- Glass Core Substrate（玻璃核心載板）：屬於最終封裝結構的永久組成部分，是不可或缺的封裝基板。（此為 2030 年後放量的方案，目的在解決傳統有機基板（如 ABF）在超大封裝尺寸下會嚴重翹曲（Warpage）的物理難題。）
TSMC 預計 2028 年導入初代 CoPoS，初期採用面板級臨時 Glass Carrier；2030 年後，Glass Core Substrate 才會進入放量階段。TSMC 選擇分階段導入，體現了極度務實的量產策略——先用 Carrier 解決「做大」的燃眉之急，再逐步用 Core 解決「做穩」的長期隱患。
這兩波 AI 晶片先進封裝製程的升級優化能否成功，最終仍須視綜合良率、成本降幅、客戶驗證及量產規模等關鍵指標而定。然而，CoPoS 若要順利在 2028 年達到大規模量產，最大的挑戰並非設備（設備商如 Sus MicroTec 已有對應方案），而是切割道（Street）的應力釋放與重佈線層（RDL）的線寬均勻性。一旦 TSMC 成功攻克這些工程瓶頸，它將能透過革命性的面板級封裝技術，繼續為摩爾定律「續命」至少 5 到 10 年，牢牢鎖住下一世代的 AI 晶片命脈。